VLSI中形式化的組合電路等價驗證方法.pdf_第1頁
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文檔簡介

1、隨著集成電路技術的飛速發(fā)展,電路的規(guī)模也不斷增大.電路驗證領域正面臨前所未有的挑戰(zhàn),如何快速并且完備地完成超大規(guī)模集成電路的等價驗證,已經(jīng)成為當前的研究熱點.與傳統(tǒng)的基于模擬的驗證方法相比,形式化的驗證方法具有完備性的優(yōu)點.該文提出的形式化的大規(guī)模集成電路中組合電路的等價驗證方法主要的創(chuàng)新之處在于:(1)基于層分劃的等價配對點生成方法.這方法可以大大提高配對點的命中率,并降低配對點的生成時間,從而大大加快整個驗證的速度.(2)基于閾值的

2、錯反問題(false negative)回溯控制.有效地選取回溯的時機,控制無效回溯次數(shù),保證計算的效率.(3)基于SAT問題解決框架的子電路分劃.將電路的分劃、回溯等過程,有機地融入SAT問題DLL算法解決框架之中,避免了反復回溯中的重復計算,并結(jié)合SAT問題研究在BCP(Boolean Constrain Propagation)和變量選擇方面比較成功的技術,加快驗證的速度.此外,我們的驗證算法具有很強的靈活性.對于內(nèi)部,子電路的驗

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