1、隨著網絡技術和光纖通信技術的飛速發(fā)展,網絡協議處理占用的CPU處理器資源比重越來越高,在G比特網絡的逐步普及并向更高帶寬不斷發(fā)展的情況下,CPU處理器負擔日益加重,應運而生的TCP/IP協議卸載引擎(TOE)技術是減輕CPU負擔的一種有效方式。在協議發(fā)展方面,IPv6協議取代IPv4協議是一種必然,而現階段并且相當長的一段時間內兩種協議將長期共存也是無可爭議的事實,在目前網絡種實現IPv4節(jié)點與IPv6節(jié)點兼容的模式基本上都是基于軟件的

2、,也就是在CPU處理器中實現兼容處理的,這樣使得CPU的負擔更加沉重。本文將TOE技術和雙協議兼容技術結合起來,基于FPGA設計了一種能同時滿足IPv6和IPv4的雙協議處理器。
　　 首先對TOE技術的基本原理和實現架構進行了深入的分析,本設計的TOE器件采用FPGA來實現部分TCP/IP協議處理卸載工作,針對在TCP/IP協議處理工作中占的比重比較大、但處理過程比較機械重復的IP層的數據包的處理工作進行卸載,有利于在高速硬件

3、中實現,并且能大大提高系統(tǒng)的工作效率。
　　 然后分析了IPv6和IPv4兩種協議的構成和IP層的主要協議處理工作,得出了IP協議處理器設計原理和設計要求。最后了采用FPGA自頂向下的設計方法完成了IPv4/IPv6雙協議處理器的功能模塊劃分設計,將協議處理器的劃分為接口模塊、數據發(fā)送處理模塊、數據接收處理模塊和定時模塊四個分模塊。在對各個功能模塊進行原理和工作過程分析的基礎上,采用Verilog HDL硬件描述語言實現了各子模

4、塊的邏輯設計。并通過Model Tech公司的仿真軟件ModelSim對IPv4/IPv6雙協議處理器的各個模塊進行了仿真驗證,通過仿真,驗證了其功能的正確性。之后通過Synplicity公司的綜合工具Synplify Pro對其進行綜合實現,最后將代碼下載到長沙依元素公司的火龍刀FPGA開發(fā)板中進行在線驗證,驗證結果表明,本設計的IPv4/IPv6雙協議處理器能實現IPv4和IPv6兩種協議的IP數據包接收和發(fā)送時在IP層所涉及的處理